加法器在verilog里实际上很简单，就是一个+号，如果设计对性能或者面积要求不大，也就写一个＋了。
但是设计进入深水区后，仅仅用加号就显得比较粗暴，比如搞ALU的那帮人。
此处我们对加法器做一个介绍，不深入，讲讲原理，至少需要优化的时候知道方向。
lets go. 1.从全加器讲起既然要遭多bit加法器，自然而然，先要做出单bit寄存器。
所谓全加器，有三个输入端口，两个输出端口。
A, B是数，Cin是输入的进位，S是结果，Cout是输…。
代码：
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